9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV +WRTLK ICs de circuitos integrados
9ZML1233EKILF
,9ZML1233EKILF Clock Buffer IC
,Clock Buffer Circuitos Integrados ICs
9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV + WRTLK
| IDT | |
| Categoria do produto: | Clock Buffer |
| RoHS: | Detalhes |
| 12 Produção | |
| 3.6 ns | |
| HCSL | |
| VFQFPN-72 | |
| Diferencial | |
| 400 MHz | |
| 3.135 V | |
| 3.465 V | |
| 9ZML1233 | |
| - 40 C. | |
| + 85 C | |
| Marca: | IDT |
| Ciclo de trabalho - Max: | 55 % |
| Altura: | 1 mm |
| Duração: | 10 mm |
| Sensível à humidade: | - Sim, sim. |
| Estilo de montagem: | SMD/SMT |
| Corrente de alimentação operacional: | 22 mA |
| Embalagem: | Caixa |
| Produto: | Buffers de relógio |
| Tipo de produto: | Buffers de relógio |
| Subcategoria: | ICs de relógio e temporizador |
| Tipo: | Ruído de fase baixa |
| Largura: | 10 mm |
| Peso unitário: | 2.425891 onças |
Descrição
O 9ZML1233E/9ZML1253E são derivados DB1200ZL de segunda geração.
As peças são upgrades compatíveis com pines para o 9ZML1232B, enquanto oferecem um phasejitter muito melhorado.
O desempenho: um feedback externo fixo mantém uma baixa deriva para aplicações críticas de QPI/UPI, enquanto cada entrada
O canal dispõe de um atraso de entrada-saída ajustável por software para facilitar a gestão dos atrasos de transporte para os sistemas mais modernos.
O 9ZML1233E e o 9ZML1253E têm um pin de bloqueio de gravação SMBus
segurança dos dispositivos e dos sistemas.
Características
▪ Função de bloqueio de gravação SMBus; aumenta a segurança do sistema
▪ 2 linhas de atraso de entrada para saída configuráveis por software; gestão do atraso de transporte para topologias complexas
▪ Saídas LP-HCSL; eliminação de 24 resistores, poupança de 41 mm2 de área ((1233E)
▪ Saídas LP-HCSL com 85Ω Zout; eliminação de 48 resistores, poupança de 82mm2 de área (1253E)
▪ 12 pinos OE#; controle de hardware de cada saída
▪ 3 endereços SMBus selecionáveis; vários dispositivos podem partilhar o mesmo segmento SMBus
▪ Largura de banda PLL selecionável; minimiza o jitter de picos de topologias PLL incascadas
▪ Controle por hardware/SMBus da largura de banda PLL e bypass;modo de mudança sem ciclo de energia
▪ Compatível com o espectro de difusão; vias de difusão do relógio de entrada para redução de EMI
▪ Modo PLL de 100 MHz; suporte UPI
▪ Embalagem de 10 x 10 mm 72-VFQFPN; pequena pegada de placa
Arquiteturas de Relógio PCIe
▪ Clockado (CC)
▪ Referência independente (IR) com e sem espectro espalhado
Aplicações típicas
▪ Servidores
▪ Armazenamento
▪ Criar contatos
▪ SSDs Características de saída
▪ 12 pares de saídas HCSL de baixa potência (1233E)
▪ 12 pares de saída HCSL de baixa potência (LP) com 85Ω Zout (1253E)
Principais especificações
▪ Trituração de ciclo em ciclo < 50ps
▪ Desvio de saída para saída < 50ps
▪ Atraso de entrada para saída: 0 s por padrão
▪ Variação de atraso de entrada para saída < 50 s
▪ Jitter de fase: PCIe Gen4 < 0,5ps rms
▪ Jitter de fase: UPI > 9.6GB/s < 0.1ps rms
▪ Jitter de fase: IF-UPI < 1,0ps rms
