CY7C1411KV18-250BZXC SRAM - IC de memória QDR II síncrona 36Mbit paralelo 250 MHz ICS

CY7C1411KV18-250BZXC SRAM - Memória QDR II síncrona IC 36Mbit paralela

CSI de 250 MHz

Descrição

O CY7C1411KV18, o CY7C1426KV18, o CY7C1413KV18 e o CY7C1415KV18 são sincronizados a 1,8 V

A arquitetura QDR II consiste em duas portas separadas:

A porta de leitura e a porta de gravação acedem à matriz de memória.

A porta de gravação tem entradas de dados dedicadas para suportar as operações de gravação.

A arquitetura QDR II tem entradas e saídas de dados separadas para eliminar completamente a necessidade de

O acesso a cada porta pode ser efectuado através de um terminal de entrada/saída.

Os endereços para leitura e escrita dos endereços são fixados em bordas ascendentes alternadas de

As portas de leitura e de gravação do QDR II são independentes umas das outras.

Para maximizar o tráfego de dados, as portas de leitura e de gravação estão equipadas com interfaces DDR.

Localização associada a quatro palavras de 8 bits (CY7C1411KV18), palavras de 9 bits ((CY7C1426KV18), palavras de 18 bits

(CY7C1413KV18), ou palavras de 36 bits (CY7C1415KV18) que entram ou saem sequencialmente do dispositivo.

Porque os dados podem ser transferidos para dentro e para fora do dispositivo em cada borda ascendente de ambos os relógios de entrada

(K e K e Cand C), a largura de banda da memória é maximizada, simplificando a concepção do sistema, eliminando

bus ¥turnarounds ¥.A expansão de profundidade é realizada com selecções de portas, que permitem que cada porta funcione.

Todas as entradas síncronas passam por registos de entrada controlados pelos relógios de entrada K ou K.

Todas as saídas de dados passam por registos de saída controlados pelo C ou C (ou K ou K num único domínio de clock)

As gravações são realizadas com circuitos de gravação auto-temporizados on-chip.

Características

■ Portas de dados de leitura e gravação independentes

¢ Apoia transacções simultâneas

■ Relógio de 333 MHz para banda larga

■ Quatro palavras para reduzir a frequência do carrinho de endereços

■ Interfaces de taxa de dados dupla (DDR) nas portas de leitura e gravação (transmissão de dados a 666 MHz) a 333 MHz

■ Dois relógios de entrada (K e K) para um cronograma DDR preciso

O SRAM utiliza somente bordas ascendentes

■ Dois relógios de entrada para dados de saída (C e C) para minimizar as discrepâncias entre o movimento do relógio e o tempo de voo

■ Os relógios de eco (CQ e CQ) simplificam a recolha de dados nos sistemas de alta velocidade

■ Bus de entrada de endereço multiplexado único

■ Selecção de portas separadas para expansão de profundidade

■ Gravações sincronizadas, com cronograma interno

■ O QDR® II funciona com uma latência de leitura de 1,5 ciclos quando o DOFF é declarado alto

■ Funciona de forma semelhante ao dispositivo QDR I com uma latência de leitura de 1 ciclo quando o DOFF é afirmado LOW

■ Disponível em configurações × 8, × 9, × 18 e × 36

■ Consistência total dos dados, fornecendo os dados mais atualizados

■ Core VDD = 1,8 V (±0,1 V); I/O VDDQ = 1,4 V para VDD ¢ Suporta alimentação I/O de 1,5 V e 1,8 V

■ Disponível no pacote FBGA de 165 bolas (13 × 15 × 1,4 mm)

■ Oferecido em pacotes sem e sem Pb

■ Buffers de saída HSTL com acionamento variável

■ Porta de acesso de ensaio compatível com a JTAG 1149.1

■ Localização precisa dos dados através de circuito de bloqueio de fase (PLL)