IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sincronização SRAM 3.3v Circuitos integrados ICs
IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sincronização SRAM 3.3v
| ISSI | |
| Categoria do produto: | SRAM |
| RoHS: | Detalhes |
| 9 Mbit | |
| 256 k x 36 | |
| 3.1 ns | |
| 200 MHz | |
| Paralelo | |
| 3.465 V | |
| 3.135 V | |
| 275 mA | |
| - 40 C. | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Tubos | |
| Marca: | ISSI |
| Tipo de memória: | DEG |
| Sensível à humidade: | - Sim, sim. |
| Número de portos: | 4 |
| Tipo de produto: | SRAM |
| Série: | IS61LPS25636A |
| 72 | |
| Subcategoria: | Memória e armazenamento de dados |
| Tipo: | Sincronizado |
| Peso unitário: | 0.023175 onças |
Descrição
O ISSI IS61LPS/VPS25636A, IS61LPS25632A,
O IS64L PS25636A e o IS61LPS/VPS51218A são de elevada
RAMS estático síncrono de baixa potência e velocidade concebido
A utilização de memórias de alto desempenho e explodíveis
O IS61LPS/
VPS25636A e IS64L PS25636A são organizados como
262O IS61LPS25632A é
organizado como 262.144 palavras por 32 bits.
VPS51218A é organizado como 524.288 palavras por 18 bits.
Fabricado com a avançada tecnologia CMOS do ISST,
o dispositivo integra um contador de explosões de 2 bits, de alta velocidade
Núcleo SRAM, e saídas de capacidade de alta unidade em uma única unidade
circuito monolítico. Todas as entradas síncronas passam através
registos controlados por um único gatilho de borda positiva
entrada do relógio.
Os ciclos de gravação são auto-temporizados internamente e são iniciados por
a borda ascendente da entrada do relógio.
um a quatro bytes de largura como controlado pelo controle de gravação
Input.
O byte separado permite escrever bytes individuais.
A operação de gravação de byte é realizada usando o byte
entrada de write enable (BWE) combinada com uma ou mais
O sistema de transmissão de dados é um sistema de transmissão de dados que permite a transmissão de sinais individuais de byte e gravação (BWx).
Write (GW) está disponível para escrever todos os bytes de uma só vez,
independentemente dos controles de gravação de bytes.
As explosões podem ser iniciadas com qualquer um dos ADSP (Address Status)
Processador) ou ADSC (Address Status Cache Controller)
Os pinos de entrada podem ser gerados através de endereços de exploração subsequentes.
A informação é fornecida internamente e controlada pelo ADV (endereço de entrada).
avanço) pin de entrada.
O pin de modo é usado para selecionar a sequência de explosão ou...
Der, a explosão linear é alcançada quando este pin está ligado LOW.
Interleave quebra é alcançado quando este pin é amarrado alto
ou deixados a flutuar.
Características
●Ciclo de gravação automático interno
●Controlo de gravação de bytes individuais e gravação global
●Control clock, endereço registado, dados e
controlo
●Controlo da sequência de explosão utilizando entrada MODE
●Tres chips permitem a opção de expansão de profundidade simples
Serviços de endereçamento de pensão
●Input e saída de dados comuns
● Desligação automática durante a desmarcação
● Desmarcar ciclo único
●Modo de espera de baixa potência
●JTAG Border Scan para pacote BGA
● Fornecimento de energia
LPS:VoD 3,3 V 土5%, VoDa 3,3 V/2,5 V 土5%
VPS:VDD 2.5V土5%, VoDo 2.5V土5%
●JEDEC QFP de 100 pinos, BGA de 119 bolas e 165-
embalagens BGA de esferas
● Disponível sem chumbo
