GS8160Z36DGT-200 SRAM 2.5 ou 3.3V circuitos integrados 512K x 36 18M
Categoria:
CIs de Circuitos Integrados
Preço:
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Método do pagamento:
Paypal, TT, Western Union
Especificações
Código de data:
Código mais recente
Transporte por:
DHL/UPS/FEDEX
Condição:
Novo*Original
Garantia:
365 dias
Sem chumbo:
Compatível com a norma Rohs
Prazos de execução:
Envio imediato
Pacote:
TQFP-100
Estilo de montagem:
SMD/SMT
Introdução
GS8160Z36DGT-200 SRAM 2.5 ou 3.3V circuitos integrados 512K x 36 18M
| Tecnologia GSI | |
| Categoria do produto: | SRAM |
| RoHS: | Detalhes |
| 18 Mbit | |
| 512 k x 36 | |
| 6.5 ns | |
| 200 MHz | |
| Paralelo | |
| 3.6 V | |
| 2.3 V | |
| 210 mA | |
| 0 C | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Caixa | |
| Marca: | Tecnologia GSI |
| Tipo de memória: | DEG |
| Sensível à humidade: | - Sim, sim. |
| Tipo de produto: | SRAM |
| Série: | GS8160Z36DGT |
| Subcategoria: | Memória e armazenamento de dados |
| Tipo: | Gasoduto NBT/Fluxo de entrada |
| Peso unitário: | 0.578352 onças |
Descrição
A GS8160Z36DGT é uma SRAM estática síncrona de 18Mbit.
ou outros sistemas de leitura/escritura tardia dupla ou fluxo através de SRAMs de leitura/escritura tardia simples, permitem a utilização de
toda a largura de banda do bus disponível, eliminando a necessidade de inserir ciclos de desmarque quando o dispositivo é desligado
Porque é um dispositivo síncrono, endereço, entradas de dados, e controle de leitura / escrita
O controle de ordem de explosão (LBO) deve ser ligado a uma potência
As entradas assíncronas incluem o modo de sono habilitado (ZZ) e o modo de saída habilitado.
Output Enable pode ser usado para anular o controle síncrono dos drivers de saída e virar a RAM
Os ciclos de gravação são internamente auto-temporizados e iniciados pela borda ascendente do
Esta característica elimina a geração de pulsos de gravação de chip complexos necessários para assincronia.
O GS8160Z36DGT pode ser configurado pelo utilizador para operar
Funcionando como um dispositivo síncrono conduzido, o que significa que, além disso
para os registos acionados por borda ascendente que captam os sinais de entrada, o dispositivo incorpora um
Para os ciclos de leitura, os dados de saída da SRAM são temporariamente armazenados pela borda desencadeada
Registo de saída durante o ciclo de acesso e, em seguida, liberado para os drivers de saída na próxima borda ascendente do relógio.
Características
- A funcionalidade NBT (No Bus Turn Around) permite zero espera de leitura-escrita-leitura do ônibus;- Não.
- compatível com pines com SRAMs NtRAMTM, NoBLTM e ZBTTM
- 2.5 V ou 3.3 V +10%/~10% de alimentação do núcleo
- 2.5 V ou 3.3 V de alimentação de entrada/saída
- Modo de pipeline e fluxo configurável pelo utilizador
- Pin LBO para modo linear ou interleave Burst
- Pin compatível com dispositivos de 2Mb, 4Mb, 8Mb, 36Mb, 72Mb e 144Mb
- Operação de gravação de bytes (9-bit Bytes)
- 3 chips permitem sinais para fácil expansão de profundidade
- Pin ZZ para desligamento automático
- Disponível um pacote TQFP compatível com a RoHS de 100 chumbo
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Atividades:
MOQ:
1pcs
