5V9885TPFGI/5V9885T-024PFGI 3.3V EEPROM GENERADOR DE RELOJO PROGRAMABLE Circuitos ICS
| IDT | |
| Categoria do produto: | Geradores de relógios e produtos de apoio |
| RoHS: | Detalhes |
| 5V9885T | |
| Gerador de relógio programável | |
| 400 MHz | |
| 500 MHz | |
| 6 Produção | |
| 60 % | |
| 3.3 V | |
| 120 mA | |
| - 40 C. | |
| + 85 C | |
| SMD/SMT | |
| TQFP-32 | |
| Caixa | |
| Marca: | IDT |
| Altura: | 1.4 mm |
| Jitter: | 200 cv |
| Duração: | 7 mm |
| Sensível à humidade: | - Sim, sim. |
| Tipo de saída: | O número de veículos deve ser igual ou superior a: |
| Tipo de produto: | Geradores de relógio |
| Subcategoria: | ICs de relógio e temporizador |
| Largura: | 7 mm |
| Parte # Aliases: | IDT5V9885TPFGI 5V9885T |
| Peso unitário: | 0.002568 onças |
Descrição:
O IDT5V9885T é um gerador de relógio programável destinado a comunicações de dados de alto desempenho,
O PLL é uma plataforma de software de computadores que permite a utilização de software para aplicações de telecomunicações, de consumo e de rede.
As frequências são geradas a partir de três frequências únicas não relacionadas com números inteiros.
O relógio de referência pode vir de uma das duas entradas de relógio redundantes.
A função de comutação automática ou manual permite selecionar qualquer um dos relógios redundantes durante o funcionamento normal.
O IDT5V9885T pode ser programado através do uso das interfaces I2C ou JTAG.
permite a programação do dispositivo quando estiver em funcionamento normal ou no que é comumente conhecido como sistema interno
Uma EEPROM interna permite ao utilizador salvar e restaurar a configuração do dispositivo sem
O JTAG também é implementado.
Características:
• Três PLLs internos
• EEPROM interno não volátil
• Interfaces sérias I2C de modo JTAG e FAST
• Faixas de frequência de entrada: 1 MHz a 400 MHz
• Faixas de frequência de saída: 4,9 kHz a 500 MHz
• Entrada de cristal de referência com ganho de oscilador programável e capacidade de carga linear programável
- Faixa de Frequência de Cristal: 8 MHz a 50 MHz
• Cada PLL tem um pré-escalador de 8 bits e um divisor de feedback de 12 bits
• Blocos de pós-divididor de 10 bits
• Divisores fracionários
• Dois dos PLL suportam a capacidade de geração de espectro alargado
• Normas de E/S:
- Saídas - 3,3 V LVTTL/ LVCMOS, LVPECL e LVDS
− Entradas - 3,3 V LVTTL/ LVCMOS
• Controle da taxa de movimentação programável
• Configurações de largura de banda de loop programáveis
• Inversão de saída programável para reduzir o jitter bimodal
• Entradas de relógio redundantes com opções de comutação automática e manual sem falhas
• JTAG Boundary Scan
• Ativar/desactivar saída individual
• Modo de desligamento
• 3.3 VVDD
• Disponível nos pacotes TQFP e VFQFPN
