EP2S30F672I5N Configuração aprimorada (EPC) Dispositivos Circuitos integrados ICs
Categoria:
CIs de Circuitos Integrados
Preço:
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Método do pagamento:
Paypal, TT, Western Union
Especificações
Código de data:
Código mais recente
Transporte por:
DHL/UPS/FEDEX
Condição:
Novo*Original
Garantia:
365 dias
Sem chumbo:
Compatível com a norma Rohs
Prazos de execução:
Envio imediato
Pacote:
FBGA672
Estilo de montagem:
SMD/SMT
Introdução
EP2S30F672I5N Configuração aprimorada (EPC) Dispositivos Circuitos integrados ICs
| Altera | |
| Categoria do produto: | Dispositivos de configuração aprimorados |
| RoHS: | Detalhes |
| SMD/SMT | |
| FBGA672 | |
| Marca: | Texas Instruments |
| Produto: | Dispositivos de configuração aprimorados |
| Tipo de produto: | Dispositivos de configuração aprimorados |
| Subcategoria: | PMIC - IC de gestão de energia |
| Tipo: | Dispositivos de configuração aprimorados |
| Peso unitário: | 0.001270 onças |
Características Os dispositivos EPC apresentam as seguintes características:
■ Solução de configuração de chip único para Altera ACEX 1K, APEX 20K (incluindo APEX 20K, APEX 20KC,
e APEX 20KE), APEX II, Arria?? GX, Cyclone??,Cyclone II, FLEX?? 10K (incluindo FLEX 10KE e FLEX 10KA),
Dispositivos Mercury, Stratix II e Stratix II GX
■ Contém memórias flash de 4, 8 e 16 MB para armazenamento de dados de configuração
■ O recurso de descompressão no chip quase duplica a densidade de configuração efetiva.
Matriz de controlo combinada num único pacote de chips empilhados
■ Interface flash externa que permite a programação paralela do flash e o acesso do processador externo aos dispositivos não utilizados
partes da memória
■ Bloco de memória flash ou capacidade de protecção de setor utilizando a interface flash externa
■ Compatível com dispositivos EPC4 e EPC16
■ suporte ao modo de página para reconfiguração remota e local com até oito configurações para todo o sistema
■ Compatível com o recurso de configuração do sistema remoto da série Stratix ■ Suporta o modo de configuração de byte
paralelo passivo rápido (FPP) com uma saída de dados de 8 bits por ciclo DCLK
■ Suporta a configuração simultânea de n bits (n = 1, 2, 4 e 8) dos FPGA Altera
Tempo de reinicialização de energia (POR) de 2 ms ou 100 ms selecionável por pin
■ O relógio de configuração suporta fonte de entrada e síntese de frequência programáveis
■ Suporte a fontes de relógio de configuração múltipla (oscilador interno e pin de entrada de relógio externo)
■ Fonte de relógio externa com frequências de até 100 MHz ■ Oscilador interno por defeito para 10 MHz e pode
Programação do oscilador interno para frequências mais elevadas de 33, 50 e 66 MHz
■ Síntese de relógio com suporte ao contador de divisões programável pelo utilizador
■ Disponível no pacote quadrado de plástico de 100 pinos (PQFP) e no pacote UltraFineLine BGA (UFBGA) de 88 pinos
■ Migração vertical entre todos os dispositivos suportados no pacote PQFP de 100 pines
■ Tensão de alimentação de 3,3 V (núcleo e I/O)
■ Hardware compatível com a especificação de programabilidade do sistema (ISP) IEEE Std. 1532
usando a linguagem de teste e programação padrão Jam (STAPL)
■ Suporta a varredura de limites JTAG
■ O pin nINIT_CONF permite que a instrução JTAG privada inicie a configuração FPGA
■ Resistência interna de arranque no pin nINIT_CONF sempre activada
■ Resistências internas de arranque fracas e programáveis pelo utilizador nos pinos nCS e OE
■ Resistências internas de tração fraca em endereços e linhas de controlo de interfaces flash externas, retenção de buses em linhas de dados
■ modo de espera com consumo de energia reduzido
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Atividades:
MOQ:
1pcs
